L'innovation
En amont des opérations de codage / décodage de codes correcteurs d’erreurs, des étapes d’entrelacement / désentrelacement doivent être effectuées. Les nouveaux (et futurs) standards (LTE…) impliquent d’être capable de gérer plusieurs centaines de modes de fonctionnements différents ainsi que des débits importants.
Pour répondre à ces enjeux, la solution proposée est une nouvelle architecture parallélisée qui intègre une unité de calcul capable de gérer un placement sans conflit des données dans des bancs mémoire. Il est ainsi possible de générer la table d’entrelacement correspondante pour tous les modes de fonctionnement prévus dans les standards. La surface de circuit occupée par cette architecture est maitrisée puisqu’elle ne nécessite pas de nombreuses ROM dédiées.
Les applications visées concernent le transfert de l’information à haut débit notamment les télécommunications, les supports de stockage, le transfert de données, les traitements d’images et de vidéos.
Ses bénéfices
Architecture générique voire évolutive
Full compatibility avec les standards (tous les modes)
Coût mémoire maitrisé
Ses applications
Télécommunications : LTE, xDSL, …
Diffusion : DVB-T2, …
Satellite : GNSS, SATCOM
Réseaux : WiFi, CPL, …
Stockage : SSD, HDD
Stade de développement
TRL7 - Pré-Production du prototype industriel
Démonstrateur Pré-industriel
Laboratoire de recherche
UMR 6285 - LABSTICC
Équipe de recherche
Pôle CACS : Communications, architecture et circuits
Propriété intellectuelle associée
FR : FR1251688 - déposé le 23/02/2012
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